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3D SoC并行測(cè)試中TAM調(diào)度優(yōu)化設(shè)計(jì)
關(guān)鍵詞：測(cè)試外殼 測(cè)試調(diào)度 測(cè)試時(shí)間
摘要：提出了一種在功耗及測(cè)試并行性約束下三維片上系統(tǒng)(System on Chip,SoC)綁定中測(cè)試階段并行測(cè)試的優(yōu)化策略,通過最大限度地利用測(cè)試訪問機(jī)制(Test Access Mechanism,TAM)資源,大大減少了測(cè)試時(shí)間,降低了測(cè)試成本。在3D SoC的測(cè)試過程中系統(tǒng)TAM資源十分有限,通過設(shè)計(jì)相應(yīng)的測(cè)試外殼結(jié)構(gòu),對(duì)系統(tǒng)當(dāng)前狀態(tài)下空閑的TAM資源與待測(cè)芯核內(nèi)部掃描鏈進(jìn)行重新分配,使待調(diào)度的芯核提前進(jìn)入測(cè)試階段,減少了并行測(cè)試過程中的空閑時(shí)間塊。在該結(jié)構(gòu)基礎(chǔ)上調(diào)整各芯核調(diào)度順序,使測(cè)試過程滿足各項(xiàng)約束條件。在ITC’02電路上的實(shí)驗(yàn)結(jié)果表明,在同樣的功耗約束及測(cè)試并行性約束條件下,所提方法與現(xiàn)有方法相比更有效地降低了測(cè)試時(shí)間。
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